特殊工程受託

【TSV(Through Sillicon Via)工程とは】

TSV(Through Sillicon Via)は、Si wafer（シリコンウエハ）内部を貫通するビア配線を形成し、3D実装・高密度パッケージを実現するための半導体製造工程です。
工程全体は、ウエハ支持（キャリア貼付）→薄化→ビア形成→絶縁→金属配線→保護膜→はんだボール実装へと進み、各工程の条件が電気特性・信頼性・歩留まりに直結します。

• 工程フロー（Process Flow）と管理ポイント
  • ウエハ支持：Glass attachment／Glue thick／Glass／Glue
    最初に、キャリアとしてGlassを用いたGlass attachment（ガラスキャリア貼付）を行い、接着層のGlueを介してウエハを支持します。 この段階で重要なのが接着剤厚みであるGlue thickで、後工程の研磨均一性や反り挙動に影響します。
  • 薄化：Back side grinding／Si thick
    次に、ウエハ裏面を研削・研磨するBack side grindingを実施し、目的のSi thick（シリコン厚）まで薄化します。 薄化の均一性は、TSVの露出状態や後工程の配線形成の安定性に関係します。
  • TSV形成：Via top size／Via bottom size／Via top／Min Via pitch
    薄化後にTSV(Through Sillicon Via)を形成します。設計・プロセス管理の指標として、開口側寸法のVia size top、底部寸法のVia size bottom、開口形状・端面状態のVia top、配線密度を左右するMin Via pitch（最小ビアピッチ）を明確に管理します。 これらの寸法・形状は、後段の絶縁膜や金属充填の品質に影響します。
  • 絶縁：CVD SiO2
    ビア壁面には絶縁膜としてCVD SiO2を形成し、金属配線と基板（Si（シリコン））との電気的分離を確保します。 膜厚・被覆性はリークや信頼性に関係するため、工程条件の最適化が重要です。
  • 金属形成：Cu plating／Cu plating thick／Dimension(L/S（ラインアンドスペース）)／M1 Pad ビアおよび配線にはCu plating（銅めっき）を用います。充填・配線性能を左右するのがCu plating thick（めっき厚）で、薄すぎると抵抗増大や空隙リスク、厚すぎると応力・平坦性の悪化に つながります。 配線の微細化では、パターン設計指標のDimension(L/S（ラインアンドスペース）)を適切に設定し、必要に応じて接続パッドとしてM1 Padを構成します。
  • 配線・保護：Cu wiring/Solder resist
    めっき後は配線形成へ進み、Cu wiring/Solder resist（銅配線／ソルダーレジスト）により回路保護と実装信頼性を高めます。 ソルダーレジストは、はんだ濡れ広がりやブリッジ抑制の観点で設計・プロセス管理が重要です。
  • 実装：Solder ball／Solder ball mount
    最後に、外部接続としてSolder ball（はんだボール）を形成し、Solder ball mount（はんだボール実装）まで完了します。
    ボール径・搭載位置・濡れ性は実装歩留まりを左右するため、上流工程での膜質・平坦性・レジスト状態とも連動して管理します。
• まとめ
  TSV(Through Sillicon Via)工程は、Glass attachmentからSolder ball mountまで多工程で構成され、特に Glue thick／Si thick／Via size top・Via size bottom／Min Via pitch／CVD SiO2／Cu plating thick／Dimension(L/S（ラインアンドスペース）) が品質を決める重要管理項目です。工程間のつながり（前工程のばらつきが後工程不良に直結）を意識して条件設計・モニタリングを行うことで、安定した量産と高い信頼性を実現できます。
• 特徴
  • Si（シリコン）貫通配線によりチップ間配線長を短縮・3D実装・高密度パッケージに対応・Glue厚・Si（シリコン）厚・Via寸法管理による特性と信頼性の両立・SiO₂絶縁とCu配線による低抵抗・高信頼構造・工程因果管理による量産歩留まりの安定化
• 主な用途
  • CIS（CMOSイメージセンサ）、・MEMS（メムス）デバイス、・高密度・高信頼性が要求される先端半導体パッケージ

【WLCSPとは】

WLCSP（Wafer Level Chip Scale Package）とは、Si（シリコン）ウエハ上で完結する半導体パッケージ技術であり、チップサイズとほぼ同等の超小型パッケージを実現する先進的な実装方式です。
近年のモバイル機器やIoTデバイスにおいて、小型化・高性能化の要求に応える技術として注目されています。

WLCSPの構造

WLCSPは、Si（シリコン）基板上の回路に形成されたAl Pad（アルミパッド）を起点に、Passivation層およびPI（ポリイミド）層を介して再配線が行われます。
RDL（Cu（カッパー））により端子位置を最適化し、その上にUBMを形成することで、Solder Ballとの安定した接続を実現します。
さらにSR（ソルダーレジスト）により、実装信頼性と耐久性が確保されます。

特長

• パッケージサイズがチップサイズとほぼ同等・RDL(Cu（カッパー）)による高自由度な端子配置・短配線による優れた電気特性・モバイル・IoT用途に適した高い実装信頼性

主な用途

• PMIC・アナログIC・RF IC・ウェアラブル機器・スマートフォン
• 小型・高密度実装が求められる分野で幅広く採用

【RDL／再配線とは】

RDL／再配線は、WLPやFan-Outパッケージにおいて電極再配置を可能にする中核技術であり、Si（シリコン）基板上のAl Pad（アルミパッド）電極を外部実装に適した位置へ引き直すことで、I/Oピッチの制約を解消し、高密度実装を実現するための半導体中間工程技術です。
Si（シリコン）表面はPassivation膜で保護され、Al Pad（アルミパッド）部のみが開口されます。
絶縁層としてPI（ポリイミド）を形成し、その上にRDL（Cu（カッパー））として銅配線を作製することで、電極位置を再配置します。
このとき、RDL (Cu（カッパー）) の直下には、Cu配線形成のためのUBMが設けられ、Cu（カッパー）めっき等を成立させるseed層として導電下地を与える役割を持ちます。あわせて、PIと金属の界面での剥離を防ぐための密着性を確保し、材料の相互移動を抑える拡散防止（バリア）として機能する層を組み合わせています。これらの層構成により、RDLは高密度実装に適した配線構造を実現します。

特徴

• Al Pad（アルミパッド）電極を再配置し、I/Oピッチ制約を解消・PI絶縁層による柔軟で信頼性の高い配線構造・UBM形成によりCu（カッパー）めっき用seed層と密着性を確保・拡散防止（バリア）機能による長期信頼性の向上
• 拡散防止（バリア）機能による長期信頼性の向上

主な用途

• WLP（Wafer Level Package）・Fan‑Outパッケージ・高密度実装向け半導体パッケージ・I/O再配置が必要な先端デバイス

【Cu Plating（Au Topめっき付）とは】

Cu（カッパー） Plating（Au Topめっき付）は、基材表面にCu（カッパー） めっき（Cu plating）を形成し、その最上層にAu Topめっきを施す半導体中間工程技術です。
Cu（カッパー） めっきは高い導電性と微細配線形成性を有し、電子部品や半導体、プリント基板で広く使用されています。
Au Topめっきを加えることで銅の酸化を防止し、耐食性、はんだ付け性、接触信頼性を向上させます。

特徴

• Cu（カッパー） めっきによる低抵抗・高導電性配線の実現、・Au Topめっきによる耐食性・接触信頼性の向上、・めっき層の密着性に優れ、長期信頼性を確保

主な用途

• 半導体パッケージ、・電子部品、・モジュール、・コネクタ・端子部品、・高信頼性プリント基板

【Au Bumpとは】

Au Bumpは、半導体デバイスの高信頼実装を支える電極形成技術です。金めっきは、均一な膜厚と優れた密着性を実現し、微細ピッチのフリップチップ実装に適しています。
AuバンプはAl　Pad（アルミパッド）上に形成されたUBMを介して作製され、電気的・機械的信頼性を向上させます。さらに、Passivation（パッシベーション）開口を精密に制御することで、安定したAuバンプ形成が可能となります。
AuBump技術は、UBMによる拡散防止と密着性確保により、安定した電気特性と実装性を実現し、LCDドライバや先端半導体パッケージ分野で広く採用されています。

特徴

• 均一なバンプ形成と微細ピッチ対応、・UBMによる拡散防止と高い密着性の確保、・低接触抵抗と優れた電気的／機械的信頼性の実現

主な用途

• LCDドライバIC、・フリップチップ実装デバイス、・先端半導体パッケージ、・高信頼性実装が要求される電子デバイス

【カラーフィルタとは】

カラーフィルタとは、イメージセンサにおいてLight sourceから入射した光を波長ごとに分離し、各画素のPhoto Diodeへ正確に導くための中核技術です。
近年のイメージセンサでは、画素上に配置されたマイクロレンズとカラーフィルタを組み合わせることで、光の集光効率を向上させ、不感帯域の影響を最小限に抑える設計が主流となっています。 特にセルピッチの微細化が進む中では、画素間のGap大／Gap小の設計最適化が重要となります。Gapが大きい場合、不感帯域が増加し感度低下の要因となる一方、Gap小構造では隣接画素への光干渉が課題となります。これに対し、クロスポイントを意識したカラーフィルタ配置とマイクロレンズ形状の最適化により、不要な光漏れを抑制し、色再現性と信号品質を両立することが可能です。 さらに、Photo Diodeへの光導入効率を最大化することで、セルピッチ縮小下においても高いS/N比（エスエヌ比）を維持でき、産業用・車載・高精細撮像用途において優れた性能を発揮します。カラーフィルタ、不感帯域制御、Gap設計を統合的に最適化することが、次世代イメージセンサにおける高画質化の鍵となっています。

特徴

• マイクロレンズ併用によるPhoto Diodeへの高効率集光
• 不感帯域を抑制するカラーフィルタ配置
• セルピッチ微細化に対応したGap設計最適化
• クロスポイント抑制による色再現性と信号品質の両立・微細セルピッチ下でも高S/N比（エスエヌ比）を維持

主な用途

• 高精細CMOSイメージセンサ
• 車載用イメージセンサ
• 産業用イメージセンサ
• 小型・高画素化が求められるCMOSイメージセンサ